Stručni studij

Nazad   Raspored   Engleski

Jezici za opisivanje sklopovlja SIR302-17

ECTS 5 | P 30 | A 0 | L 30 | K 0 | ISVU 175198 | Akademska godina: 2018./2019.

Grupe studenata

Prikaži sve grupe na predmetu

Nastavnici na predmetu

MATIĆ TOMISLAV (ml.), nositelj
ALEKSI IVAN, nositelj

Ciljevi predmeta

Upoznati studente s jezicima za opisivanje sklopovlja. Pokazati studentima praktične primjere jezika za opisivanje sklopova VHDL i Verilog u Xilinx ISE razvojnom okruženju. Upoznati studente s postupcima simulacije i implementacija opisanih digitalnih sklopova na dostupnim razvojnim sustavima.

Uvjeti za upis predmeta

Ostvareni uvjeti za upis druge godine studija.

Sadržaj

Uvod. Jezici za opisivanje digitalnih sklopova. VHDL i Verilog, upotreba i razlike. Opisivanje jednostavnih digitalnih sklopova. Paralelni kod za opisivanje sklopova. Uvjeti i grananja u paralelnom kodu. Sekvencijalnih kod za opisivanje sklopova. Uvjeti i grananja u sekvencijalnom kodu. Opisivanje složenijih digitalnih sklopova. FSM opisivanje sklopova. Simulacija opisanih sklopova. Implementacija i testiranje opisanih sklopova na dostupnim razvojnim sustavima.

Obveze studenata

Definirano Okvirima kriterija ocjenjivanja studenata FERIT-a i stavkom 1.9

Praćenje rada studenata

Definirano Okvirima kriterija ocjenjivanja studenata FERIT-a i stavkom 1.9

Osnovna literatura

1. 1 V. A. Pedroni Circuit Design and Simulation with VHDL MIT Press, 2010.

2. 2 P. P. Chu FPGA Prototyping Using Verilog Examples John Wiley & Sons Inc, 2008.


Pretraži literaturu na:

Dopunska literatura

1. 1 S. Monk Programming FPGAs: Getting Started with Verilog McGraw-Hill Education, 2016.

2. 2 P. P. Chu FPGA Prototyping by VHDL Examples Wiley-Interscience 2008.

Način praćenja kvalitete i uspješnosti izvedbe kolegija

Provođenje sveučilišnih anketa o nastavnicima (pristup prema studentima, transparentnost kriterija, motivacija na izvršavanje aktivnosti, jasnoća izlaganja, i sl.). Provođenje fakultetskih anketa o predmetima (nakon položenog predmeta samoevaluacija studenata o usvojenim ishodima učenja, te o opterećenosti u usporedbi s ECTS-ima aktivnosti i predmeta u cjelini).

Pregled ishoda učenja, nastavnih metoda i procjena ishoda učenja

Ishodi učenja:

1. definirati jezike za opisivanje sklopovlja

2. razviti i analizirati različite digitalne sklopove VHDL i Verilog jezikom

3. razlikovati pojedine faze opisivanja sklopovlja VHDL i Verilog jezikom

4. primijeniti programski alat Xilinx ISE za simulaciju i implementaciju opisanih sklopova

5. dizajnirati sklop s VHDL i Verilog jezikom testirati i demonstrirati njegov rad na dostupnom razvojnom sustavu



Aktivnosti studenta:

Aktivnost studenta Broj radnih sati ECTS (Broj radnih sati/30) Ishod(i) učenja Nastavna
metoda
Metoda procjene Bodovi
Pohađanje Predavanja (PR), Auditorne vježbe (AV), Laboratorijske vježbe (LV)6021,2,3,4,5Predavanja (PR), Laboratorijske vježbe (LV)Predavanja (PR), Laboratorijske vježbe (LV)25
Pisanje priprema za LV, analiza rezultata, te pisanje izvještaja3012,4,5Laboratorijske vježbe (LV)Provjera pripreme za LV, nadzor provođenja LV-a, provjera napisanih izvještaja1130
Priprema za usmeni ispit i usmeno odgovaranje na pitanja3011,2,3,4Usmeni ispitProvjera danih odgovora1835
Rješavanje zadataka3012,4,5Kontrolne zadaće (pismeni ispit)Provjera riješenih zadataka1530