Please ensure Javascript is enabled for purposes of website accessibility
Upisi i studiji
ObjaveUpisi na FERITPregled studijskih programaSveučilišni prijediplomski studijiStručni prijediplomski studijiRazlikovne obvezeDiplomski studijiDoktorski studijSveučilišni specijalistički studijiLABUS i besplatne pripreme za brucošeDokumenti za upise i studije
Studenti
ObjaveRaspored nastave i ispitaNajčešća pitanja studenataZahtjevi, potvrde i propisiStručna praksaMobilnost studenataStudentski zborE-sportKorisni linkovi za studenteDokumenti za studente
Znanost i suradnja
ObjaveKonferencije i časopisi FakultetaIstraživačke grupeMeđunarodna suradnjaProjektiSuradnja s gospodarstvomPopularizacija znanostiDokumenti za znanost i suradnjuTransfer tehnologijeMikrotik akademija
Fakultet
ObjaveOsnovni podaciZavodi FakultetaImenik djelatnika FakultetaUprava i službe FakultetaKvalitetaProstor i virtualna šetnjaKnjižnica i izdavačka djelatnostJavna nabavaNatječaji za radna mjestaDokumenti za fakultet
EnglishPrijava

 Objave - Studenti  

Diplomski radovi – FPGA (2 teme)

Datum objave: 31.01.2018. | Objavi(o)/la: Institut RT - RK Osijek d.o.o.
starija objava >> << novija objava

Više informacija na: http://stup.etfos.hr/index.php/2018/01/31/diplomski-radovi-fpga-2-teme/

Tema 1: Implementacija JPEG kodera i dekodera zasnovanog na FPGA (FPGA implementation of JPEG coder and decoder)

JPEG (Joint Photographic Expert Group) je jedna od najčešće korištenih normi za kompresiju digitalne slike. U sklopu diplomskog rada potrebno je realizirati JPEG koder i dekoder na Zynq®-7000 SoC (engl. System on Chip) platformi. Koder i dekoder potrebno je realizirati programibilnom logikom korištenjem VHDL-a za opis fizičke arhitekture. Koder treba imati svojstvo podešavanja stupnja kompresije na skali od 1 do 100. Upravljanje koderom i dekoderom u vidu slanja i primanja podataka, podešavanja faktora kvalitete te mjerenje vremena obrade fotografije potrebno je realizirati na dvojezgrenom procesoru ARM® Cortex™-A9 u programskom jeziku C.

mentor: Doc.dr.sc. Mario Vranješ

sumentori: mag.ing.el. Leon Šneler i mag.ing.el. Dario Pović

 

Tema 2: Implementacija FIR filtra zasnovanog na FPGA za digitalnu obradu zvuka u realnom vremenu (FPGA implementation of FIR filter used for digital audio processing)

Digitalno filtriranje zvuka jedan je od važnijih postupaka digitalne obrade zvuka, sa ciljem postizanja selektivnosti pojedinih frekvencijskih komponenti. Diplomskim radom  potrebno je realizirati FIR (eng. Finite impulse response) filtar na Zynq®-7000 SoC (engl. System on Chip) koji se nalazi u sklopu Zybo (ZYnq BOard) razvojne platforme. Filtar treba vršiti procesiranje zvuka u realnom vremenu s mogućnošću dinamičke promjene njegovih koeficijenata. Filter je potrebno realizirati programibilnom logikom korištenjem VHDL-a za opis fizičke arhitekture. Upravljanje filtrom u vidu unošenja koeficijenata filtra od strane korisnika treba realizirati na dvojezgrenom procesoru ARM® Cortex™-A9 u programskom jeziku C. Za analogno-digitalnu te digitalno-analognu pretvorbu koristi u razvojnu platformu ugrađen SSM2603 audio kodek kojeg treba konfigurirati prema potrebama navedenog sustava.

mentor: Izv.prof.dr.sc. Marijan Herceg

sumentori: mag.ing.el. Leon Šneler i mag.ing.el. Dario Pović

Kneza Trpimira 2B, HR-31000 Osijek | Cara Hadrijana 10b, HR-31000 Osijek Tel: +385 (0) 31 224-600 | Fax: +385 (0) 31 224-605

IBAN: HR19 2390 0011 1000 16777, HPB | OIB: 95494259952 | PDV id. / VAT id.: HR95494259952 © 2021 FERIT | ferit@ferit.hr